利用片上高速网络(2D NoC)创新地实现FPGA内部超高带宽逻辑互连

2020-02-27 22:04:26 来源: 黄仑,Achronix资深现场应用总工程师
Achronix 最新依据台积电TSMC)的7nm FinFET工艺的Speedster7t FPGA器件包含了星际性革命中文版的中型二维片上网络(2D NoC)。2D NoC如同在FPGA可编程逻辑结构上运行的黑路网络一样,为FPGA外部高速接口和内部可编程逻辑的数据传送系统供给了超高带宽(~27Tbps)。
图1  Speedster 7t FPGA结构图

NoC使用一系列高速的行和列网络通路在整个FPGA内部分发数据,据此在整个FPGA结构中以水平和垂直方式分发数据流量。NoC中的每一行三会是什么或每一列都有两个256位的,婚纱礼服行业标准的AXIps通道,可以在每个方向上以512Gbps(256bit x 2GHz)的传输速率运行。

NoC为FPGA设计供给了几项重要逆势。包括:
- 提高设计的性能。

减少逻辑资源闲置。在高资源占用设计中降低布局布线拥塞的风险。
减小功耗。
简化plc逻辑设计法,由NoC去替代传统的逻辑去做高速接口和总线管理。
实现真正的公交化设计。

白文用一个具体的FPGA设计例子来展现NoC在FPGA内部逻辑互连中发挥的重要当归的功效与作用。本设计主要是实现三重数据加密解密算法(3DES)。该算法是DES加密算法的一种模式,它是对于每个数据块应用三次DES加密算法,通过增加DES的密钥长度增加安全性评价。

在该FPGA设计中,我们将输入输出管脚放在的FPGA方向键四个方向上。上面管脚进来的数据经过逻辑1拓展解密然后通过蓝色的走线送到逻辑2加密以后从下摆式列车管脚送出。左边管脚进来的数据经过逻辑3拓展解密然后通过红色的走线送到逻辑4加密以后从右边的管脚送出。如图2 所示。
 
图2  3DES设计(没有用NoC)后端布局布线图

本设计遇到的问题如下:
加密和解密模块中间的连线延时太长,如果不增加流水寄存器(pipeline),设计性能会收到很大限制。但是鉴于连接总线位宽是256位,增加几级流水寄存器又会占用很多额外的寄存器资源。
上下模块之间的连接总线和左右模块之间的连接总线应运而生了交加,如果设计再复杂一点有可能会遇到布局布线局部拥塞。会大大增加工具布局布线时间。

上面两个问题也是广大FPGA设计者在复杂FPGA设计中几分会遇到的问题,导致的原因有可能是设计较之复杂,也有可能是硬件平台的限制。说不定设计必须连接不同位置的外围Hard IP导致。

NoC的应运而生让我们上面遇到的问题不难。NoC为FPGA逻辑内部互连供给了双向288bit的原始数据模式(Raw data mode)。 租户可以通过这288bit的信号拓展逻辑直连说不定自概念协议互连。
 
图3  利用2D NoC拓展内部逻辑互连

在NoC的每个汇合点上都有两个网络接入点apn(NAP)。租户只要简单地通过例化NAP的原语说不定宏概念就可以将自己的逻辑接入到NoC并拓展互连。
 
图4  网络接入点apnNAP
        
 
图5  例化NAP宏概念现身说法

这样通过在3DES加密和解密模块上分别例化NAP,就可以实现3DES加密和解密模块之间的NoC互连。
 
图6  3DES设计(利用NoC)后端布局布线图

这样在简化租户设计的同时,设计性能有了很大的提高,从之前的260MHz提高到了750MHz。 图6中可以看到之前逻辑之间大量的连接总线一度看得见。总线的连接都由NoC接管。在后端布局布线股票中怎么看分时图只能看到绿色时钟走线和白色模块内部的逻辑走线。

白文主要想通过这样一个例子给广大FPGA设计者展示何如利用NoC来拓展FPGA内部逻辑的互连。据此给广大FPGA设计者供给另一种考虑问题的笔录。

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