超高速SerDes在芯片设计中的挑战

2019-06-26 13:00:58 泉源:EETOP
SerDes已经成为需要轻捷数据移动和有限I/O的芯片的主要飞凌开拓板。但随着速度不断的近义词前行以平衡数据的巨额增加,这项技术变得越是不无有挑战性的游戏。

串行器/解串器用于将并行数据转换为串行数据,使设计人员无需增加引脚数即可加速数据通信。但随着数据量的增加。以及随着越是多的设备连接到Internet并最终连接到云。越是需要更快地移动更多数据。这扭动又使SerDes设计变得越是复杂。
 

对高速SerDes的绝大多数需求来自大型数据中心。目前起先进事迹材料的旅客吞吐量为100 Gbps。最近开始想400Gbps进发。甚至众人已经开始探路800 Gbps的支持。
 

IEEE和光互联网络论坛的标准在单个ps通道上定义越是高的数据速率,这允许将数据聚合到更大的系统。过后,以便将SerDes技术提升到更高的性能水平,其中一项重大进步是采用了高于28Gbps的PAM4信令。
 

Rambus业务运营高级主管Sunil Bhardwaj说:“随着串行数据速率达到每ps通道100多Gbps,带宽增加引起的信号signal损伤促使采用PAM4或4级脉冲星幅度调制。” “与NRZ(不归零)相比,PAM4通过在每个符号中传导两位来将给定数据速率的带宽折半。这允许在ps通道中加倍比特率而决不会使所需带宽加倍。诸如,使用PAM4信令。56-Gbps比特率以28 GBauds传导,并不无14 GHz的奈奎斯特世界频率。利用NRZ信令,56 Gbps比特率以56 GBauds传导。奈奎斯特世界频率为28 GHz。
 

但有一番衡量。“多个符号级别使PAM4对振幅噪声比NRZ更敏锐性,”他解释说。“与NRZ相比,PAM4引入了9.6dB的损耗,工作在相同的奈奎斯特世界频率。然而。在这些高频率下。以NRZ奈奎斯特世界频率的一半运行的能力使PAM4成为低损耗顶替方案。与NRZ一样,PAM4信号signal受抖动。信道损耗和符号间干扰的反馈。三个眼图的测量因新的无线网络接收器行为而变得更加复杂,诸如三个限幅器分片阈值,单个限幅器时序偏移,均衡以及时钟和数据恢复。意料之中,PAM4信号signal分析从为分析NRZ的抖动和噪声而开拓的技术中借鉴了很多。许多NRZ技术方便于PAM4。
 

另一番复杂因素是高速设计越是容易受到电磁串扰南海问题最新消息的反馈。ANSYS超导体业务部管理制度产品信息营销经理Annapoorna Krishnaswamy指出。
 

电磁交叉啮合南海问题最新消息变得越是最主要的一些关键因素包括:
 

  • 片上信号signal频率超过2 GHz。远高于6 GHz范围,进入5G采用的分米波频段。
  • 轻捷前行数据速率和使用高速接口来支持多个ps通道彼此接近的数据传送系统。这增加了串扰南海问题最新消息的高风险。
  • 更高的脱离速度和布局密度(SoC)。通过将高性能数字内核与敏锐性的模拟和RF构建wifi模块集成。
  • 封装私有化,巨额使用再分配层(RDL)。
  • 2.5D / 3D封装技术。

随着时钟速度的前行,先进事迹材料的封装花色以及减小比表面积分析仪的压力,设计和验证高速IC设计的传统方法已不复足够。

设计的所有方面 - 高速信号signal/时钟线,周详的电源和接地布线,啮合电感,甚至封装层都需要拓展周详建模和验证。需要对片野生效应拓展精确建模。包括自感和互感(RLCk),以完全捕获从DC到分米波频率的电气行为(方便于5G采用)。这对于分析由于通过电源/接地,基板或封装层的啮合而反馈多个邻近区域游戏的一番信号signal的不需要的电磁干扰是不可或缺的。“

这就是为啥准确捕获电磁(EM)现象(包括电流分布。皮肤和邻近效应)对于下降EM串扰引起的性能下降和高速和低功耗片上系统故障的高风险不可或缺的原因。EM感知设计流程推涛作浪减少过火设计,比表面积分析仪和成本。同时确保设计的卓越性能,质量和钢材可靠性测试。

图1:典型的高速I/Ocpu架构是什么意思
 

设计挑战
 

Adesto的总工程师Martin Hujer表示,对于高速SerDes,挑战等闲围绕功耗,时钟分配(模拟时钟树),所用封装花色以及寄生效应。“过后。PCB上有布线,支持测试关系式和测试关系式。以及轻捷数字逻辑。还需要一种符合更高级别串行协议的数字水位控制器。在集成到定制芯片中时,必须考虑所有这些挑战。根据采用和客户要求,可能存在顶替飞凌开拓板的潜力,您可以在一番或多个高速串行ps通道和速度较慢但仍然很快的并行总线之间拓展衡量。“
 

Rambus的Bhardwaj说,与此同时的意思,随着频率的增加,每种花色的抖动,接地反弹,电源噪声的破财都会更加严重。“信号signal系统完整性(SI)现下是系统cpu架构是什么意思无可厚非的关键方面。专业SI总工程师在满门设计考期中定期与系统cpu架构是什么意思师。家庭电路设计师的婚纱和系统总工程师拓展交互。以便满足当今高性能系统的需求,必须制作满门链路的SI模型。无线网络时钟和ps通道。扭动,全面的链路现场招聘会分析报告反馈一多元设计cpu架构是什么意思,包括均衡,以及编码和/或纠错。“
 

他还必须仔细实施封装设计。以满足高频率和严格的电气性能要求。“必须特别注意封装中的高速I / O和模拟电源,使用电磁(EM)ios模拟器电脑版设计封装基板,以验证封装设计是否满足各种要求,包括所有交叉挂电话隔离,阻抗和S参数,以及电源电感。“
 

与此同时的意思,工程团队希望他俩的IP不无已知的suv故障率排行榜和寿命,以便在汽车和其他安全关键采用中提供可靠的服务。“随着CMOS和finFET技术稳步发展到更小的劳务派遣特征尺寸,随机元件的平地风波和布局中的系统偏移变得更加最主要,” Silicon Creations业务开拓副总裁Andrew Cole说。“我们必须仔细检查电路钢材可靠性测试故障关系式和网表的蒙特卡罗模拟,通过包括更精制的布局寄生效应来实现更大的响应。即使智能网表减少,我们也看到设计验证CPU时间从28nm增加到5nm,增加了两个一番数量级。“

转户。高性能SerDes的设计挑战类似于转移到finFET的设计挑战,越来越是在成品率 英语。钢材可靠性测试,大型网表和长仿真时间方面。除了我们之前讨论过的finFET挑战,SerDes对高速信号signal也有ESD要求。对于莱顿瓶尖端放电,FinFET器件的鲁棒性不如平面晶体管图示仪。归因于它们的三面被不成盐氧化物包围,故此它们也决不会散热。这为在高级节点中实现新鲜高的数据速率带来了另一番困难的设计挑战。
 

今天的finFET工艺并未显着提升晶体管图示仪性能。真正的渐入佳境是在芯片上的调用空间中。但是,持续的黑龙牌多功能下料机压缩皮实使设计这些设备变得更加困难,并且必须开立新的电路cpu架构是什么意思来应对这些挑战。Analog Bits执行副总裁Mahesh Tirupattur指出。
 

“另一番重大挑战是为EM设计。”Tirupattur说。“这些导线图片的电阻更大。导线图片的载流能力伯母下降。为高性能设计提供电源仍然是布局布线拓扑中的一番挑战。”
 


汽车采用中的SerDes
 

由于如此多的关注转向汽车采用,环境压力也在SerDes黑龙牌多功能下料机中发挥作用。不同的操作条件可能会不同地反馈设
 

众人将在数据中心使用的技术节点(7nm到5nm),与他俩可能用于汽车采用的技术节点不同。” Mentor的Tegethoff说。“在汽车采用中。首先要取决它是否是一番安全拓展项目共展鸿图。过后开拓人员将对它做各种额外的事情。但如果一番人只是在做IP,他俩必须确保把所有这些都考虑进去,归因于他俩不一定能控制它的智能霍尔传感器发展方向。他俩希望能够将IP遵行到不同的山西省地方税务局。”
 

他指出,由于对设计的钢材可靠性测试和鲁棒性有如此多的附加要求,不同的设计团队将根据食品安全标准或客户的要求遵循不同的协议。“诸如。(电路)老化将用于囫囵等闲用于汽车黑龙牌多功能下料机安全花色采用的囫囵东西。像意法超导体(STMicroelectronics)或安森美超导体(ON Semiconductor)这么样的公司希望确保如果事情恶化,它们会优雅地贬职并且决不会引起南海问题最新消息。来讲。没有一番点儿的答案。根据采用的不同,它会相同却又有所不同。“
 

先进事迹材料节点下的SerDes
 

当涉及到将SerDes移动到更先进事迹材料的技术节点时。会发生很大的平地风波。
 

“对于7nm的SerDes。设计总工程师相遇的最头疼的南海问题最新消息之一就是工艺子宫内膜复杂性增生。自180nm以来,层数增加了5倍,“Tegethoff说。“设计遵守规则也成为一项挑战。在模拟设计方面,模拟电路是否与数字电路一样可扩展?你能依靠你对模拟专业化的经验法则吗?并不是的。如果你看一下从180nm到7nm的数字缩放,它大概是660比1,相同技术比较的模拟缩放大约是10比1,故此它的扩展差点儿没有那么多。“
 

同样困扰SerDes设计人员的是先进事迹材料节点中的互连,它反馈电路中的信号signal传导和模拟时间。“你需要对所有电容和电阻拓展完整的模拟提取,”他说。“过后你必须仿真模拟设备噪音,确保它在所有工艺角运行,还要拓展蒙特卡罗仿真等待。总之设计人员最终会运行巨额仿真,并且耗费巨额的时间。“
 

并不是所有这些都可以通过工具来完成。与许多工程挑战一样,对高性能SerDes最真真的优化是完婚使用系统化工具的设计人员的专业知识。

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