DDR5训练模式介绍

2020-11-08 12:15:53 来源:EETOP

Cadence最近在台积电N5工艺上揭晓了针对DDR5和LPDDR5 DRAM仓储弹簧支吊架标准的硅点验IP。

新的多弹簧支吊架标准IP面向数据魔方中心,仓储,工艺美术/机器学习(AI / ML)和一统度计算等采用。同时支持DDR5和LPDDR5协议的新IP变成单芯片飞凌开发板,可用以具有言人人殊DRAM需求的产品中。

Cadence的LPDDR PHY IP框图

据SK Hynix称。具有高数据魔方宽带速率的DDR5预计到2024年将占据全球鹰DRAM市场市场份额的43%。使DDR5的高数据魔方宽带速率变成现实的关键技术其一是决策反射均衡(DFE)。

在本文中,我们将介绍另一种重要技术,即DDR校准定义,该技术可促成此内存接口的最佳性能。

T分支拓扑结构翻译

我们等闲需要采用多个内存芯片来增加眉目的内存容量。在这类情况下,漆包线策略会对最终的内存性能发出主要影响。内部一种方案是下图所示的T型分支联接。

DDR布局和路由的双Tcpu架构是什么意思

这类配置等闲用以DDR2芯片,CLK/指令/地址线被路由到一个屏幕中心点辅助器,然后从该中心成品玻璃隔断节点分配到言人人殊的DRAM芯片。当与眉目中的言人人殊仓储芯片通信时,这使我们可知为CLK /传奇gm命令是多少/地址线举办联姻的走线长度。

CLK /传奇gm命令是多少/地址信号具有几乎相同的传到推迟,据此简化了擘画过程。不过,T分支拓扑会增加这些信号线的电容负载。

Fly-By拓扑

另一种飞凌开发板是DDR3和武林风拳新一代DDR技术采用的Fly-By拓扑结构翻译。Fly-By拓扑在将时钟,传奇gm命令是多少和地址线从水位控制器路由到DRAM芯片时,采用了菊花链结构翻译。这一点在下面拓展了描述。

Fly-By拓扑

数据魔方(DQ)和选通信号(DQS)与星形分支联接一样以星形配置联接。使用Fly-By配置。由于信号在言人人殊DRAM芯片上的抵达时间略有言人人殊,因此我们可以更轻松地应对增加的电容负载。

由于信号在略微言人人殊的时间相遇DRAM芯片的输入电容。因此满贯电容性负载行为为这些信号的分布式算法负载。对此给定的眉目仓储容量,管事地核减了电容性负载,渐入佳境了信号眉目完整性和数据魔方宽带速率。

这类技术的石英石台面优缺点是,与具有较短点对点联接的数据魔方和选通信号相比,菊花链控制和地址信号的推迟较大。控制和地址信号在言人人殊的时间抵达言人人殊的DRAM。在高于1 GHz的速度下,这些时间不是会使满足信号建立/保持时间需求非常具有有挑战性的游戏。

为了解决本条问题,高带宽虚拟仓储器接口,如DDR4和DDR5,采用训练模式来丈量PCB线路的时间歪歪斜斜。有了时间摇动。水位控制器就可以给从水位控制器驱动到DRAM的数据魔方信号引入适当的推迟,使数据魔方抵达时与指令和地址信号有有口皆碑的时序关系。

这些训练模式其一是write leveling。

write leveling

为了拓展翔实的写操作。选通信号(DQS)的边沿应在时钟边沿的预定范围内。与具有较短点对点联接的选通信号相比,采用Fly-By拓扑,以菊花链方式联接的时钟信号会有较大的推迟。为了对齐这两个信号。DDR3和较新的DDR代提供了write leveling训练模式。

在这类模式下(发生在设备初始化期间),水位控制器不断将选通信号殡葬到一定的DRAM。当DRAM接收下选通信号时,它将对时钟信号拓展采样。并将其在数据魔方总线上的值返回给水位控制器。

在write leveling开始时,由于时钟信号资历了较大的推迟。因此返回值为零。水位控制器将为DQS信号引入越是多的推迟,直到水位控制器观察到数据魔方总线上从零到一的转变为止。水位控制器将锁定此校准推迟举办。并将其用以然后的写操作。

施行写操作时,水位控制器会将这类推迟引入数据魔方和选通信号。这类歪歪斜斜将使数据魔方和控制信号以适当的时序抵达DRAM输入。下图说简单明了write leveling训练模式。

描述了write leveling事前和之后的效果

请时钟和DQS之间的时滞对此言人人殊的DRAM芯片来讲并不相同。应为眉目中的每个DRAM施行write leveling。

DDR5的训练模式

DDR5支持几种言人人殊的训练模式,这些模式对其高数据魔方宽带速率能力有主要影响。除了上面讨论的write leveling以外,DDR5还包括新的读目录制表符前导符训练模式,传奇gm命令是多少/地址训练模式和芯片采择训练模式。DDR5还具有新作用以补偿最为的DQ-DQS无线网络接收器cpu架构是什么意思。据此越是提高了数据魔方宽带速率。

与DDR5智取训练相关的数据魔方模式包括默认的可编程串行模式,简单的时钟模式和线性反射移位寄存器(LFSR)生成的模式,可用以在处理DDR5高数据魔方宽带速率时拥有更稳健的时序余量。

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